阻抗匹配

    阻抗匹配意味著在傳輸源時，負(fù)載阻抗必須等于傳輸線的特征阻抗。在這種情況下，傳輸將不會反射，這表明所有源均已被負(fù)載吸收。相反，在傳輸過程中存在源損失。在HDI PCB設(shè)計(jì)中，阻抗匹配與信號質(zhì)量有關(guān)。

    PCB走線何時需要阻抗匹配？

    它不是主要由頻率決定，而是關(guān)鍵是信號的陡度，即信號的上升/下降時間。通常認(rèn)為，如果信號的上升/下降時間（基于10％到90％）小于線延遲的6倍，則它是高速信號，必須注意阻抗匹配。導(dǎo)線延遲通常設(shè)置為150ps /英寸。

    特性阻抗

    在信號沿傳輸線傳播期間，如果傳輸線上到處都有一致的信號傳播速度，并且每單位長度的電容相同，則信號在傳播過程中始終會看到完全一致的瞬時阻抗。由于阻抗在整個傳輸線中保持恒定，因此我們使用特定名稱來表示該特性或特定傳輸線的特性，這被稱為傳輸線的特性阻抗。特性阻抗是指沿傳輸線看到信號時的瞬時阻抗值。特性阻抗與PCB引線所在的板層，PCB使用的材料（介電常數(shù)），走線寬度，以及導(dǎo)體與焊盤之間的距離，與走線長度無關(guān)?？梢允褂密浖碛?jì)算特征阻抗。在HDI PCB設(shè)計(jì)中，數(shù)字信號的走線阻抗通常設(shè)計(jì)為50歐姆，這是一個近似值。通常，同軸電纜的基帶為50歐姆，頻帶為75歐姆，雙絞線（差分）為100歐姆。

    阻抗匹配的常用方法?

    串聯(lián)匹配

    在信號源的阻抗低于傳輸線的特征阻抗的條件下，在信號源和傳輸線之間串聯(lián)電阻R，使得信號源的輸出阻抗與信號源的特征阻抗匹配。傳輸線，從負(fù)載反射的信號是為了抑制第二次反射的發(fā)生。

    匹配電阻選擇原理：匹配電阻值與驅(qū)動器的輸出阻抗之和等于傳輸線的特征阻抗。普通CMOS和TTL驅(qū)動器的輸出阻抗將隨信號電平而變化。因此，對于TTL或CMOS電路，不可能有一個非常正確的匹配電阻，只能考慮一個折衷方案。具有鏈形拓?fù)涞男盘柧W(wǎng)絡(luò)不適合串聯(lián)終端。所有負(fù)載必須連接到傳輸線的末端。

    串聯(lián)終端匹配是最常用的。它的優(yōu)點(diǎn)是功耗低，驅(qū)動器沒有額外的直流負(fù)載，信號與地之間沒有額外的阻抗，并且僅需要一個電阻性元件。

    常見應(yīng)用：通用CMOS和TTL電路的阻抗匹配。USB信號也以這種方式采樣以進(jìn)行阻抗匹配。

    并聯(lián)端子匹配

    在信號源的阻抗非常小的情況下，通過增加并聯(lián)電阻以消除負(fù)載端的反射，可以使負(fù)載端的輸入阻抗與傳輸線的特性阻抗匹配。實(shí)現(xiàn)形式分為單電阻和雙電阻兩種形式。

    匹配電阻選擇原理：當(dāng)芯片的輸入阻抗很高時，對于單電阻類型，負(fù)載端的并聯(lián)電阻值必須接近或等于傳輸線的特性阻抗；對于雙電阻型，每個并聯(lián)電阻值是傳輸線特征阻抗的兩倍。

    并聯(lián)端子匹配的優(yōu)點(diǎn)是簡單易行，明顯的缺點(diǎn)是會帶來直流功耗：單電阻方法的直流功耗與信號的占空比密切相關(guān)；不論信號高還是低，雙電阻方法都具有直流功耗，但電流比單電阻方法小一半。

    常見應(yīng)用：大多數(shù)具有高速信號的應(yīng)用。

    1.SSTL驅(qū)動程序，例如DDR，DDR2。它采用單電阻形式，并與VTT（通常為IOVDD的一半）并聯(lián)。DDR2數(shù)據(jù)信號的并行匹配電阻內(nèi)置在芯片中。

    2.高速串行數(shù)據(jù)接口，如TMDS。它采用單電阻形式，在接收設(shè)備處與IOVDD并聯(lián)，單端阻抗為50歐姆（差分對之間為100歐姆）。